Intel 4004 instruction set

  x0  x1  x2  x3  x4  x5  x6  x7  x8  x9  xA  xB  xC  xD  xE  xF 
 0x NOP
1  8
-
               
 1x JCN 0 a8
2  16
-
JNT a8
2  16
-
JC a8
2  16
-
JCN 3 a8
2  16
-
JZ a8
2  16
-
JCN 5 a8
2  16
-
JCN 6 a8
2  16
-
JCN 7 a8
2  16
-
JCN 8 a8
2  16
-
JT a8
2  16
-
JNC a8
2  16
-
JCN 11 a8
2  16
-
JNZ a8
2  16
-
JCN 13 a8
2  16
-
JCN 14 a8
2  16
-
JCN 15 a8
2  16
-
 2x FIM 0 d8
2  16
-
SRC 0
1  8
-
FIM 1 d8
2  16
-
SRC 1
1  8
-
FIM 2 d8
2  16
-
SRC 2
1  8
-
FIM 3 d8
2  16
-
SRC 3
1  8
-
FIM 4 d8
2  16
-
SRC 4
1  8
-
FIM 5 d8
2  16
-
SRC 5
1  8
-
FIM 6 d8
2  16
-
SRC 6
1  8
-
FIM 7 d8
2  16
-
SRC 7
1  8
-
 3x FIN 0
1  16
-
JIN 0
1  8
-
FIN 1
1  16
-
JIN 1
1  8
-
FIN 2
1  16
-
JIN 2
1  8
-
FIN 3
1  16
-
JIN 3
1  8
-
FIN 4
1  16
-
JIN 4
1  8
-
FIN 5
1  16
-
JIN 5
1  8
-
FIN 6
1  16
-
JIN 6
1  8
-
FIN 7
1  16
-
JIN 7
1  8
-
 4x JUN 0 a8
2  16
-
JUN 1 a8
2  16
-
JUN 2 a8
2  16
-
JUN 3 a8
2  16
-
JUN 4 a8
2  16
-
JUN 5 a8
2  16
-
JUN 6 a8
2  16
-
JUN 7 a8
2  16
-
JUN 8 a8
2  16
-
JUN 9 a8
2  16
-
JUN 10 a8
2  16
-
JUN 11 a8
2  16
-
JUN 12 a8
2  16
-
JUN 13 a8
2  16
-
JUN 14 a8
2  16
-
JUN 15 a8
2  16
-
 5x JMS 0 a8
2  16
-
JMS 1 a8
2  16
-
JMS 2 a8
2  16
-
JMS 3 a8
2  16
-
JMS 4 a8
2  16
-
JMS 5 a8
2  16
-
JMS 6 a8
2  16
-
JMS 7 a8
2  16
-
JMS 8 a8
2  16
-
JMS 9 a8
2  16
-
JMS 10 a8
2  16
-
JMS 11 a8
2  16
-
JMS 12 a8
2  16
-
JMS 13 a8
2  16
-
JMS 14 a8
2  16
-
JMS 15 a8
2  16
-
 6x INC 0
1  8
-
INC 1
1  8
-
INC 2
1  8
-
INC 3
1  8
-
INC 4
1  8
-
INC 5
1  8
-
INC 6
1  8
-
INC 7
1  8
-
INC 8
1  8
-
INC 9
1  8
-
INC 10
1  8
-
INC 11
1  8
-
INC 12
1  8
-
INC 13
1  8
-
INC 14
1  8
-
INC 15
1  8
-
 7x ISZ 0 a8
2  16
-
ISZ 1 a8
2  16
-
ISZ 2 a8
2  16
-
ISZ 3 a8
2  16
-
ISZ 4 a8
2  16
-
ISZ 5 a8
2  16
-
ISZ 6 a8
2  16
-
ISZ 7 a8
2  16
-
ISZ 8 a8
2  16
-
ISZ 9 a8
2  16
-
ISZ 10 a8
2  16
-
ISZ 11 a8
2  16
-
ISZ 12 a8
2  16
-
ISZ 13 a8
2  16
-
ISZ 14 a8
2  16
-
ISZ 15 a8
2  16
-
 8x ADD 0
1  8
C
ADD 1
1  8
C
ADD 2
1  8
C
ADD 3
1  8
C
ADD 4
1  8
C
ADD 5
1  8
C
ADD 6
1  8
C
ADD 7
1  8
C
ADD 8
1  8
C
ADD 9
1  8
C
ADD 10
1  8
C
ADD 11
1  8
C
ADD 12
1  8
C
ADD 13
1  8
C
ADD 14
1  8
C
ADD 15
1  8
C
 9x SUB 0
1  8
C
SUB 1
1  8
C
SUB 2
1  8
C
SUB 3
1  8
C
SUB 4
1  8
C
SUB 5
1  8
C
SUB 6
1  8
C
SUB 7
1  8
C
SUB 8
1  8
C
SUB 9
1  8
C
SUB 10
1  8
C
SUB 11
1  8
C
SUB 12
1  8
C
SUB 13
1  8
C
SUB 14
1  8
C
SUB 15
1  8
C
 Ax LD 0
1  8
-
LD 1
1  8
-
LD 2
1  8
-
LD 3
1  8
-
LD 4
1  8
-
LD 5
1  8
-
LD 6
1  8
-
LD 7
1  8
-
LD 8
1  8
-
LD 9
1  8
-
LD 10
1  8
-
LD 11
1  8
-
LD 12
1  8
-
LD 13
1  8
-
LD 14
1  8
-
LD 15
1  8
-
 Bx XCH 0
1  8
-
XCH 1
1  8
-
XCH 2
1  8
-
XCH 3
1  8
-
XCH 4
1  8
-
XCH 5
1  8
-
XCH 6
1  8
-
XCH 7
1  8
-
XCH 8
1  8
-
XCH 9
1  8
-
XCH 10
1  8
-
XCH 11
1  8
-
XCH 12
1  8
-
XCH 13
1  8
-
XCH 14
1  8
-
XCH 15
1  8
-
 Cx BBL 0
1  8
-
BBL 1
1  8
-
BBL 2
1  8
-
BBL 3
1  8
-
BBL 4
1  8
-
BBL 5
1  8
-
BBL 6
1  8
-
BBL 7
1  8
-
BBL 8
1  8
-
BBL 9
1  8
-
BBL 10
1  8
-
BBL 11
1  8
-
BBL 12
1  8
-
BBL 13
1  8
-
BBL 14
1  8
-
BBL 15
1  8
-
 Dx LDM 0
1  8
-
LDM 1
1  8
-
LDM 2
1  8
-
LDM 3
1  8
-
LDM 4
1  8
-
LDM 5
1  8
-
LDM 6
1  8
-
LDM 7
1  8
-
LDM 8
1  8
-
LDM 9
1  8
-
LDM 10
1  8
-
LDM 11
1  8
-
LDM 12
1  8
-
LDM 13
1  8
-
LDM 14
1  8
-
LDM 15
1  8
-
 Ex WRM
1  8
-
WMP
1  8
-
WRR
1  8
-
WPM
1  8
-
WR0
1  8
-
WR1
1  8
-
WR2
1  8
-
WR3
1  8
-
SBM
1  8
C
RDM
1  8
-
RDR
1  8
-
ADM
1  8
C
RD0
1  8
-
RD1
1  8
-
RD2
1  8
-
RD3
1  8
-
 Fx CLB
1  8
C
CLC
1  8
C
IAC
1  8
C
CMC
1  8
C
CMA
1  8
-
RAL
1  8
C
RAR
1  8
C
TCC
1  8
C
DAC
1  8
C
TCS
1  8
C
STC
1  8
C
DAA
1  8
C
KBP
1  8
-
DCL
1  8
-
  


       Misc/control instructions
       Jumps/calls
       Load/store/move instructions
       Arithmetic/logical instructions
 
 
Length in bytes →
 
  INS reg
1  8
C
  ← Instruction mnemonic
← Duration in cycles
← Flags affected
  Each instructions lasts 1 or 2 instruction cycles. This means 8 or 16 clock periods. Duration in instruction cycles equals length of instruction in bytes with the only exception - instruction FIN is 1 byte long, but lasts 2 instruction cycles.